Architectures logicielles Matérielles embarquées pour le chiffrement-déchiffrement hybride ECC-AES

الموضوعات

علوم تطبيقية وتكنولوجية

الملخص

La gestion de la sécurité pour les systèmes embarqués est un domaine de recherche critique avec la variation des performances des différents dispositifs embarqués. Dans cette thèse, nous présentons des architectures logicielles/matérielles embarquées sur circuit FPGA pour le chiffrement/déchiffrement hybride ECC-AES. Notre objectif est d'obtenir le meilleur compromis entre flexibilité, niveau de sécurité, temps d’exécution et surface occupée. Dans la première contribution, nous présentons des architectures parallèles de type MPSoC sur circuit FPGA de Xilinx basées sur l’intégration de plusieurs processeurs embarqués MicroBlaze pour le chiffrement asymétrique ECC. L’exécution de l’opération de base de l’ECC, en l’occurrence, la multiplication scalaire est basée sur la combinaison de l’algorithme Montgomery Power Ladder (MPL) et le système de représentation de points projectif de Chudnovesky. Cette combinaison permet l'exploitation du parallélisme à plusieurs degrés. Au niveau bas d’abstraction, la Multiplication Modulaire de Montgomery (MMM) est considérée comme l'opération critique. Elle est implémentée en matérielle (AccMMM) autour d’un ou plusieurs processeurs Microblaze en se basant sur l’exécution de l’algorithme MMM dans une base élevée, (r=2 32). Les implémentations proposées consomment entre 2739 et 6533 slices, entre 22 et 72 RAMs et entre 16 et 48 DSP48E. Nos implémentations opèrent avec une fréquence de 100 MHZ et exécute la multiplication scalaire avec des délais qui vont de 204 ms à 14,72 ms. La deuxième contribution consiste en la proposition d’une implémentation efficace du protocole TLSv1.2 à base du processeur ARM sur des circuits FPGA récent de type Zynq à faible coût, dédiée aux applications IoT. Parmi les suites de chiffrement prises en charge par le protocole TLS, nous avons sélectionné la suite ECC_AES_HMAC pour la génération des clés secrètes de 384 bits. L'idée principale est d’implémenter la multiplication scalaire dans un accélérateur matérielle évolutif autour d'un microprocesseur ARM Cortex-A9, tandis que le contrôle de toutes les négociations de prise de contact TLSv1.2 est assuré par le processeur. Ce dernier s'exécute dans un système d'exploitation Linux embarqué avec une fréquence de 50MHZ pour effectuer une négociation TLS complète en 67,5 ms. L'accélérateur ECC proposé ne nécessite que 3395 LUTs tandis que l'architecture proposée occupe 8503 LUT.

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التعريف والنوع

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ecf22db7-e875-4317-a6b8-cf9b570fe9e2

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0

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Crawler

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الرسائل العلمية

صيغة المصدر

رسائل دكتوراة

نوع الملف

pdf text

أسماء الملفات

2225386_1.pdf

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ألقاب المؤلفين

[{"name_ar":" Nadjia Benblidia","title_ar":"اشراف","title_en":"Supervision"},{"name_ar":"Ahmed Mohamed Bellemou","title_ar":"اعداد","title_en":"Preparation"},{"name_ar":"Mohamed Anane","title_ar":"اشراف","title_en":"Supervision"}]

اللغة

French

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Architectures logicielles Matérielles embarquées pour le chiffrement-déchiffrement hybride ECC-AES

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كلمات الباحثين

Hardware architectures for hybrid encryption* ECC-AES

إشراف وإعداد

الإشراف

Nadjia Benblidia, Mohamed Anane

الإعداد

Ahmed Mohamed Bellemou

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